Вышла новая версия системы проектирования и моделирования ASIC и FPGA устройств Aldec Active-HDL 8.1

Компания Aldec, ведущий разработчик HDL средств проектирования и моделирования ASIC и FPGA устройств сообщила о выходе новой версии своего пакета Active-HDL 8.1. Новая версия является первым продуктом на рынке, поддерживающим утверждения и функциональное покрытие для SVA, PSL и OVA за вполне доступную стоимость.

Другим важным улучшением является значительное увеличение скорости моделирования проектов на языке Verilog, а также поддержка языковых конструкций VHDL 2008. Таким образом пакет Active-HDL стал первым HDL симулятором с многоязычной поддержкой, предлагающим управление проектом, его графическое описание и поддержку всех ведущих производителей FPGA микросхем в рамках одной среды проектирования.

Полный текст пресс-релиза находится по адресу:

http://www.aldec.com/Company/News.aspx?newsid=86ea6064-b51a-4521-911a-9cd5477c3a79

Дополнительную информацию на русском языке можно найти по адресу:

http://www.eurointech.ru/active

За любой дополнительной информацией просим обращаться
по адресу sales@eurointech.ru или телефону (495) 749-45-78

Опубликовано: 6 октября 2008 г.

Ключевые слова: нет

Извините, комментариев пока нет