ЭнергетикаМеталлургияХимия и нефтехимияГорнодобывающая отрасль, угольНефть и газАПК и пищевая промышленностьМашиностроение, производство оборудованияТранспортАвиация, аэрокосмическая индустрияАвто/МотоАудио, видео, бытовая техникаТелекоммуникации, мобильная связьЛегкая промышленностьМебель, лес, деревообработкаСтроительство, стройматериалы, ремонтДругие отрасли
|
Компания Aldec сообщила о выходе новой версии своего пакета проектирования цифровых устройств Active-HDL 7.2. Прежде всего возросла производительность программы. Скорость компиляции SystemC возрасла в 5 раз. Скорость компиляции Verilog и VHDL в 2 и 2.5 раза соответственно. ✐ место для Вашей рекламы Скорость моделирования Verilog проектов выросла в 1.5 раза и при наличии опции SLP поддерживает использование поведенческих описаний для моделирования на поведенческом, вентильном и временном уровнях. Опубликовано: 12 декабря 2006 г. Ключевые слова: нет
Извините, комментариев пока нет |
1999-2024 PressRoom. Материалы на сайте предназначаются для широкого распространения,
однако, при перепечатке пресс-релизов ссылка на pressroom.ru весьма желательна! |